Los diseñadores de front-end FPGA deben tener una comprensión muy profunda de los algoritmos DSP. Los algoritmos DSP a menudo vienen enterrados con capas de matemáticas complejas (por ejemplo, Transformación discreta de coseno, ampliamente utilizada para la compresión de imágenes y videos) que a menudo no son adecuadas para implementaciones de FPGA. De hecho, hay un dicho en el círculo académico (y quizás también en la industria) que nunca tome las especificaciones de un algoritmo al pie de la letra. Especialmente para FPGA donde la lógica se implementa con LUT, el mapeo eficiente a los segmentos de FPGA (que contienen los LUT) generalmente no es sencillo.
Por lo general, hay muchos ámbitos de optimizaciones en la implementación. El diseñador de FPGA debe tener la comprensión para poder ‘ajustar’ en algunos lugares para tener una hermosa implementación de FPGA. (La ingeniosa transformación entera se deriva de la transformada discreta del coseno para facilitar el cálculo). No se preocupe por modificar o ajustar mientras la degradación del rendimiento del algoritmo esté dentro de los límites de la tolerancia.
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